芯科普｜半导体“行话”知多少

每个行业领域都存在特有的技术壁垒、专业术语，甚至是行业“行话”。本期内容我们整理了部分半导体行业常见行话，一起来了解下这些“神秘暗语”吧！

运作模式

IDM（Integrated Device Manufacture）整合器件制造商

IDM是指同时具备芯片设计与晶圆制造能力，集设计、制造、封装测试和销售自有品牌IC于一体的垂直整合型公司，其优势在于可以实现设计、制造等环节协同优化。代表企业有英特尔（Intel）、三星（Samsung）、SK海力士等。

Fabless 无工厂芯片设计商

Fabless也称Design house，是指专注于芯片设计、没有芯片加工厂（Fab）的公司，通常与Foundry合作制造芯片。该模式下，Fabless只负责芯片的电路设计与销售，将生产、测试、封装等环节外包给代工厂（Foundry）。代表企业有华为海思、英伟达（Nvidia）、博通（Broadcom）、AMD等。

Foundry 晶圆代工厂

Foundry是指以提供半导体制造服务为主、不涉及芯片设计的企业，通过与芯片设计企业合作，将设计的芯片转化为实际的产品。该模式下，Foundry只负责根据客户提供的设计进行生产。代表企业有台积电（TSMC）、台联电（UMC）、中芯国际（SMIC）等。

EDA厂商通常与Fabless、Foundry深度绑定，三者是芯片制造的“铁三角”。Fabless是EDA工具的主要使用者，其设计需求的演进能够促使EDA厂商更新技术与应用；Foundry制造工艺的更新也会给EDA厂商带来改进升级的空间。

先进封装工艺

2.5D集成示意图

3D集成示意图

2.5D集成

在先进封装领域，2.5D是指通过中介层（Interposer）进行高密度互连的集成方式。2.5D封装的关键在于中介层，它是通过在中介层上进行布线和打孔，来充当多个芯片之间的桥梁，提供高速通信接口。硅中介层有TSV的集成是最常见的一种2.5D集成技术。

3D集成

3D是指芯片通过TSV直接进行高密度互连的集成方式，其核心在于将多个芯片在垂直方向上堆叠。与2.5D封装不同，3D封装是直接在芯片上打孔（TSV）和布线（RDL），电气连接上下层芯片。

TSV（Through Silicon Via）硅通孔

TSV是穿过硅基板的垂直电互连，是一项高密度封装技术。TSV通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间的互连。作为唯一的垂直电互连技术，TSV是2.5D/3D封装的关键工艺技术之一。

Chiplet 芯粒 / 小芯片

Chiplet是一种半导体设计和封装技术，它将一个大的系统芯片（SoC，System on Chip）分解为多个具有特定功能的小型芯片或模块，这些模块被称为Chiplet，它们可以独立设计和制造，然后通过先进封装技术（如2.5D、3D集成、多芯片模块MCM等）重新组合在一起，形成一个完整的系统。

Chiplet技术作为电子设计从单一芯片设计向系统设计转变的关键，标志着半导体产业的重要转折点。硅芯科技从事的2.5D/3D堆叠芯片EDA软件研发是这一转变中不可或缺的战略技术，未来将助力Chiplet产业生态的可持续发展，进一步提升我国集成电路产业的综合竞争力。

设计流程

DFT（Design for Test）可测试性设计

DFT是指在芯片设计过程中引入测试逻辑，并利用这部分测试逻辑完成测试向量的自动生产，从而达到快速有效的芯片测试的目的。

DFT分为功能测试和制造测试，功能测试主要寻找设计上可能存在的错误，用来验证电路中的逻辑行为；制造测试用于寻找在制造过程中可能存在的制造缺陷（开路、短路等）。

APR（Auto Place and Route）自动布局布线

APR是数字后端版图实现的主要流程，其过程主要包括四个步骤：布局规划（Floorplan）、单元摆放（Placement）、时钟树综合（CTS，Clock Tree Synthesis）和绕线（Route），这些步骤共同构成了芯片物理设计的核心。

LVS（Layout-versus-Schematic）版图原理图一致性检查

LVS是物理验证中非常重要的一个步骤，是SoC（系统级芯片）开发流程中的关键环节，需要通过EDA工具分别从版图和电路图中提取出网表文件，然后对两者进行比较，其目的是确保芯片上的逻辑表示与物理实现相吻合。